一、基础概念：什么是“韬（τ）定律”

- 发布时间：2026-05-25， ISCA S国际电路研讨会，何庭波（华为半导体总裁）
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- 全称：韬（τ）定律 / 时间缩微理论
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- τ（韬）含义：电路时间常数，代表信号延迟；τ越小，芯片越快
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- 一句话定义：
用“时间缩微”替代“几何缩微”，不靠EUV、不靠极致纳米，靠架构/设计/封装创新，把信号延迟压到极致，实现等效先进制程性能。

和摩尔定律的核心区别（必记）

- 摩尔定律：几何缩微 → 晶体管做更小（14→7→3nm）→ 塞更多 → 性能升；已逼近物理/成本极限
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- 韬定律：时间缩微 → 不硬拼纳米 → 压缩信号延迟τ → 走线更短、效率更高 → 性能升；成熟工艺（7/14nm）可用

通俗比喻：

- 摩尔：房子越盖越小、越密，路越来越窄
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- 韬定律：房子大小不变，修高架/隧道、优化红绿灯，车流（信号）跑得更快

 

二、核心技术：逻辑折叠（Logic Folding）

韬定律的灵魂 = 逻辑折叠 + 四层协同优化

1）逻辑折叠（最关键）

- 传统：芯片平面2D布局，长路径绕来绕去，延迟大、功耗高
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- 折叠：把平面长路径“立体折叠”，关键模块物理距离拉近 → 走线大幅缩短 → 延迟↓、等效密度↑
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- 效果：不用先进制程，也能跑出接近先进制程的速度

2）四层协同优化（器件→系统全栈）

1. 器件层：优化晶体管/互联材料 → 降电阻、降寄生电容 → 器件级τ最小化
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2. 电路层：逻辑折叠 + 新型门电路 → 关键路径最短化
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3. 芯片层：软硬芯协同（软件/架构/芯片联合设计）→ 按负载动态调度 → 并行度↑、执行时间↓
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4. 系统层：新总线（如灵衢零取总线）、Chiplet互联 → 缓解内存墙/数据搬运瓶颈（AI集群80%能耗耗在数据移动）

 

三、已验证进展与目标（不是PPT）

- 过去6年：按韬定律量产381款芯片（通信、终端、车载、AI）
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- 2026秋：麒麟旗舰首发完整逻辑折叠，CPU频率3.1GHz
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- 2027–2029：麒麟频率逐年抬升，2029破4GHz
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- 2031目标：高端芯片等效密度 ≈ 1.4nm制程水平
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- AI远景：2035年AI硬件集成度增100倍+

 

四、产业影响（一句话总结）

1. 成熟工艺重估：7/14/28nm 价值翻倍，不必死磕3/2/1nm
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2. 国产半导体换道超车：绕开EUV卡脖子，中国首次提出芯片产业新范式
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3. 先进封装成核心：逻辑折叠高度依赖2.5D/3D/Chiplet封装
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4. AI/算力受益最大：数据搬运延迟大幅降低，大模型训练效率显著提升

 

五、A股核心概念梳理（直接可用）

1）华为半导体/芯片设计（直接受益）

- 华为海思（未上市）：主导者，麒麟/昇腾全系落地
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- 芯原股份：IP+定制芯片，深度参与华为生态
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- 紫光国微：FPGA/安全芯片，适配新架构

2）先进封装（逻辑折叠落地关键）

- 长电科技：全球封测第三，华为麒麟核心封测，XDFOI/3D堆叠主力
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- 通富微电：2.5D/3D/Chiplet量产，绑定华为+AMD
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- 华天科技：3DIC/TSV布局，华为中高端封测供应商

3）成熟制程代工/设备（7/14nm价值重估）

- 中芯国际：国内最大代工，7/14nm扩产，直接受益成熟制程需求爆发
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- 北方华创：刻蚀/沉积设备，国产替代核心，供货中芯+华为
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- 中微公司：刻蚀机，成熟制程设备主力
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- 拓荆科技：薄膜沉积设备
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- 华海清科：CMP设备

4）EDA/IP/设计服务（全栈协同必需）

- 华大九天：国产EDA龙头，适配新设计架构
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- 概伦电子：EDA+器件模型，华为供应链
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- 芯原股份：IP+设计服务，逻辑折叠IP核心供应商

5）AI/算力芯片（系统层+昇腾受益）

- 寒武纪：AI芯片，适配新互联协议
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- 海光信息：CPU/GPU，国产算力链
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- 神州数码：华为昇腾服务器代工